北方华创3D DRAM工艺：无EUV条件下，两步循环刻蚀啃下64对硅/硅锗堆叠
无EUV约束下的"曲线救国" 2026年9月5日，北方华创在IEEE相关期刊上发表了一篇关于3D DRAM制造工艺的论文。这篇论文的核心信息只有一句话：在没有EUV（极紫外光刻）的条件下，用纯刻蚀工艺路线完成了64对硅/硅锗交替层的高深宽比堆叠，结构均匀度超过95%，硅锗与硅之间的刻蚀选择比超过500:1。 这三个数字放在一起，才看得懂它的分量。 为什么是"两步循环刻蚀" 传统逻辑芯片靠EUV把图形越刻越细，但DRAM的3D堆叠（类似3D NAND那样往垂直方向堆层数）走的是另一条路——它需要把几十对硅和硅锗（Si/SiGe）薄膜像叠罗汉一样长出来，然后在这几十对薄膜上垂直打出深孔，孔深宽比动辄几十比一。 问题在于：硅和硅锗这两种材料，在传统刻蚀工艺里"脾气"很像，刻硅的时候硅锗也跟着被刻，刻蚀选择比拉不高，堆叠越高越崩。北方华创提出的"两步循环刻蚀"工艺，本质上是把刻蚀拆成两个交替进行的循环步骤，利用两种材料在不同等离子体化学环境下的反应速率差，把硅锗对硅的选择比做到了500:1以上。 关键指标 数值 行业意义 堆叠层数 64对硅/硅锗交替层 对应3D DRAM主流一代的结构要求 结构均匀度 >95% 满足量产级良率门槛 刻蚀选择比（SiGe:Si） >500:1 远高于常规工艺几十比一的水平 光刻条件 无EUV 用DUV即可完成关键步骤 为什么这件事重要 3D DRAM被认为是继3D NAND之后存储芯片的下一次架构革命。三星、SK海力士、美光都在往1c/1d nm以下演进，但3D DRAM真正的工程难点不是"刻得多细"，而是"堆得多稳"。当堆叠层数从十几对堆到六十几对，任何一层的刻蚀偏差都会被垂直方向放大成良率灾难。 EUV之所以在逻辑芯片上不可替代，是因为它能靠极短波长把图形做小；但3D DRAM的瓶颈不在线宽，而在高深宽比孔的刻蚀均匀性。北方华创这篇论文证明的是：用国产成熟的DUV光刻加上自主的两步循环刻蚀设备，同样能把64对堆叠的结构均匀度做到95%以上。这等于绕开了EUV的卡脖子环节，把3D DRAM最关键的刻蚀工艺主动权攥在了自己手里。 行业影响 对北方华创而言，这是从"刻蚀设备供应商"向"工艺方案定义者"身份的一次升级。单纯卖设备，议价权在台积电、三星手里；但如果能把"两步循环刻蚀"这套工艺参数、等离子体配方、腔室设计打包成可复用的工艺IP，国产设备在存储产线上的话语权就完全不同。 对整个国产半导体设备链条来说，这篇论文释放的信号比数字本身更重要：在EUV长期受限的背景下，国产设备厂商正在用"工艺创新"补"设备代差"——既然光刻机短期追不上，那就用刻蚀、薄膜沉积这些环节的工艺深度，把同样的结构做出来。这和当年中微公司用高深宽比刻蚀打进台积电产线，是同一个逻辑。 当然也要冷静：论文发表不等于量产。64对堆叠在实验室和在几十层楼高的真实产线上，均匀度控制难度完全不是一个量级。但选择比500:1、均匀度95%这两个数字，已经把"能不能做"这个问题回答了——剩下的是"做多大、做多稳"的工程化问题。 选择比500:1背后的工艺账 值得额外算一笔账：刻蚀选择比从几十比一提升到500:1，意味着在垂直刻穿64对薄膜的过程中，对下层硅锗层的横向侵蚀被压到原来的十几分之一。堆叠越高，这种"过刻蚀余量"就越宝贵——如果选择比只有50:1，刻到第50对的时候，底下的硅锗已经被横向掏空，结构从内部坍塌；500:1则给了工艺工程师足够的余量去补偿整片晶圆的刻蚀速率不均匀。这也是为什么论文要把"两步循环"写清楚：它不是一次等离子体优化，而是把刻蚀拆成"主刻+修整"两个循环交替执行，靠时间维度上的工艺切换来换选择比。 对国产设备厂商来说，这种工艺深度的积累是慢功夫，不是买几台二手设备就能追上的。北方华创这次在IEEE期刊上把机理讲透，等于在行业里立了一个技术标杆，后续国内存储厂导入3D DRAM产线时，这套工艺会成为重要的参考基线。 关注 guijiagi.com，持续跟踪国产半导体设备在EUV受限条件下的工艺突围路径。